Lehre.EDS (Struktur)


Entwurf digitaler Schaltungen (3V1Ü)

(G. Kemnitz, C. Giesemann)

Die Vorlesung führt in den rechnergestützten Entwurf digitaler Schaltungen ein. Behandelt werden das logische und das Zeitverhalten, Automaten und andere Verhaltensmodelle für sequentielle Schaltungen, Rechenwerke, Simulation, Synthese und Logikoptimierung. Im begleitenden Praktikum digitaler Schaltungsentwurf I werden digitale Schaltungen entworfen, simuliert, in programmierbare Logikschaltkreise programmiert und ausprobiert.
Inhalt der Lehrveranstaltung
  1. Zwei einführende Beispiele: einen Entwurf mit Standardschaltkreisen und einen VHDL-Entwurf für FPGAs.
  2. Simulation: VHDL, ereignisgesteuerte Simulation, Laufzeittoleranz, ...
  3. Synthese und Schaltungsoptimierung: synthesegerechte Beschreibung, asyncrone Eingabe, KV-Diagramm, ROBDD.
  4. Rechenwerke und Operationsabläufe: Addierer, ..., Automaten, serielle Schnittstelle, ...
  5. Vom Transistor zur Schaltung: MOS-Transistoren, Gatter, Layout, Verzögerung, ...
  6. Rechner: CORDIC, Minimalprozessor, Pipeline.
Zielgruppe: Bachelor Informatik

Credits: (ECTS): 6

Foliensätze [F], Handouts für den Ausdruck [H] und Beispielprogramme [P]

  • [F1] [H1] Einführung
    1. Standardschaltkreise: Entwurf eines Zählers, Test der Zählfunktion, Zustandsregister, Leiterplattenentwurf.
    2. VHDL + FPGA: Einfache Gatterschaltung, Zähler und Ampelsteuerung, Simulation.
  • [F2] [H2] [P2] Simulation
    1. Einführung in VHDL: Hallo Welt, Signale, Datentypen, imperative Modelle, ereignisgesteuerte Simulation.
    2. Strukturbeschreibung: Schnittstellen, Instanziierung und Verbinden von Teilschaltungen, Testrahmen.
    3. Laufzeittoleranz: Glitches, Simulation von Zeittoleranzen, Laufzeitanalyse.
    4. Speicher: Latches, Register, Verarbeitung + Abtastung, Register-Transfer-Funktionen, adressierbare Speicher.
  • [F3] [H3] Synthese und Schaltungsoptimierung
    1. Synthese: Verarbeitungsfunktionen, Register-Transfer-Funktionen, typische Beschreibungsfehler, Constraints.
    2. Asyncrone Eingabe: Abtastung, Initialisierung, Entprellen, asynchrone Schnittstellen mit und ohne Übertragung des Sendertaktes.
    3. Schaltungsoptimierung: Energieverbrauch, Schaltungsumformung, KV-Diagramm, Verfahren von Quine und McCluskey, reduziertes geordnetes binäres Entscheidungsdiagramm (ROBDD).
  • [F4] [H4] [P4] Rechenwerke und Operationsabläufe
    1. Rechenwerke: Addierer, Subtrahierer, Zähler etc. Multiplizierer, Komparatoren, Block-Shifter.
    2. Automaten: Entwurf mit KV-Diagrammen, Beschreibung in VHDL, redundante Zustände, Spezifikation und Entwurf.
    3. Operationsabläufe: serielle Schnittstelle, serieller Addierer, Dividierer.
  • [F5] [H5] Vom Transistor zur Logikschaltung
    1. Gatterentwurf: MOS-Transistoren als Schalter, FCMOS-Gatter, deaktivierbare Treiber, Transfergatter und Multiplexer, geometrischer Entwurf.
    2. Signalverzögerung: Inverter, Logikgatter, Puffer.
    3. Latches und Register.
    4. Blockspeicher: SRAM, Mehrport- und Assoziativspeicher, DRAM, Festwertspeicher.
    5. Programmierbare Logikschaltkreise.
  • [F6] [H6] [P6] Rechnerstrukturen
    1. CORDIC: Algorithmus, Simulation des Algrithmus, Umstellung auf Festkommazahlen, Entwurf als Rechenwerk, Testrahmen.
    2. MiPro (Minimalprozessor): Funktion und Befehlssatz, Assembler und Disassembler, Prozessorzustand, Simulationsmodell, Testrahmen, Testbeispiele.
    3. RISC-Prozessor: Pipeline-Verarbeitung, Simulationsmodell, Testbeispiele.

Große Übungen:

  • [G1] 12.04.2018 Labor, Gruppe 1: 8:15 bis 9:45, Gruppe 2: 10:15 bis 11:45, Schaltungsentwurf mit Standardschaltkreisen.
  • [G2] 19.04.2018 Labor, Gruppe 1: 8:15 bis 9:45, Gruppe 2: 10:15 bis 11:45, Schaltungsentwurf in VHDL mit FPGA, [EDS_GU2.zip]
  • [G3] 17.05.2018, Hörsaal, Signaldarstellung, Simulation, Zeittoleranzen, Abtastprozesse, ...
  • [G4] 07.06.2018, Hörsaal, Synthese, Laufzeit, KV, Quine/McCluskey, OBDD.
  • [G5] [PG5] 21.06.2018 Labor, Gruppe 1: 8:15 bis 9:45, Gruppe 2: 10:15 bis 11:45, Test einer UART [uart.zip] [USB-LOGI-500].
  • [G6] 05.07.2018, Hörsaal, Automaten, FCMOS.
  • 19.07.2018, Hörsaal, Rechnen der Klausur vom Vorjahr.

Hausübungen:

  1. [HA1] , Abgabe 19.04.2018
  2. [HA2] , Abgabe 03.05.2018 (Bearbeitungszeit 2 Wochen), Programmdateien: [PHA2], Links zum Download des Simulators und des Wave-Viewers: [ghdl] [GTKWave].
  3. [HA3] , Abgabe 09.05.2018, Programmdateien: [PHA3]
  4. [HA4] , Abgabe 17.05.2018, Programmdateien: [PHA4]
  5. [HA5] , Abgabe 31.05.2018
  6. [HA6] , Abgabe 07.06.2018
  7. [HA7] , Abgabe 14.06.2018
  8. [HA8] , Abgabe 21.06.2018, Programmdateien: [PHA8]
  9. [HA9] , Abgabe 28.06.2018

Ergebnisse:

Den Leistungsnachweis für die Hausübungen gibt es ab insgesamt 50 Übungspunkte. Ab 100 HP (Hausübungspunkten) gibt es 2 BP (Bonuspunkte), sonst ab 88 HP gibt es 1.5 BP, sonst ab 76 HP gibt es 1 BP und sonst ab 64 HP gibt es 0.5 BP für die Prüfungsklausur.
Matrn HA1 HA2 HA3 HA4 HA5 HA6 HA7 HA8 HA9 Summe BP
402877 9 14.5 10.5 34 nb
432744 10 16.5 10.5 12 11 10 70 0.5
474940 8 9 10.5 9.5 4 6.5 47.5 nb
476038 14 2 10 11 8 2 2 49 nb
477053 10 14.5 8 5.5 2 10 50 0
477981 6.5 11 0.5 0 18 nb
478308 7.5 11 14 12 9.5 11 65 0.5
482244 9 12 11 7 5 6 2.5 52.5 0
484480 9 13 13.5 13 10.5 7.5 7 8 9.5 91 1.5
484806 7 8 10.5 6 7.5 6 8.5 53.5 0
485821 1.5 1.5 nb
487115 3.5 3.5 nb
487902 7 16.5 11.5 9.5 12.5 8.5 7.5 8 8.5 89.5 1.5
488477 10 10 nb
489973 10 16 12.5 13 12 9 7.5 10 9.5 99.5 1.5
490476 10 18 12 7 11.5 8 6 11 5.5 89 1.5
490531 10 18 13 9.5 15 12 7.5 10 10 105 2
490603 9.5 17 12.5 11.5 14 11.5 9 9 11 105 2
490672 7 7 nb
490919 9.5 18 8 11 11.5 12 6.5 9 10 95.5 1.5
490964 4 5 9 nb
491130 7 18 11 11 7 54 0
491587 10 14 13.5 12 13 11 8.5 7.5 11.5 101 2
491611 7 18 11 11 7 54 0
492375 10 18 14 12 14 12 9 9.5 11 109.5 2
492461 7 10.5 5 11.5 9.5 11 54.5 0
493338 9 16.5 14 8 15 12 8 11 11 104.5 2
493369 7 5 12 9.5 11 5.5 50 0
495866 8.5 17.5 13 9 14.5 10 6.5 79 1
495938 5 14.5 19.5 nb
496238 7.5 8 12 5 8 5 5.5 7 58 0
497181 1.5 11.5 5 10.5 11 8 2 3 8.5 61 0
497291 10 16.5 13.5 12 10.5 11 8.5 12 9 103 2
497404 10 10.5 12 11 10 6.5 60 0
498618 3.5 4 4 11.5 nb
499035 4.5 11 9 4.5 8 10 7 54 0
499183 8.5 8 16.5 nb
499437 3 3 nb
(BP - Bonuspunkte für die Prüfungsklausur, nb - Leistungsnachweis nicht erteilt).

Literatur:

  1. G. Kemnitz: Technische Informatik Band 2: Entwurf digitaler Schaltungen. Springer. 2011.
  2. P. J. Ashenden: Designer's Guide to VHDL. Morgan Kaufmann Publishers. 2008.
  3. J. Reichert, B. Schwarz: VHDL-Synthese: Entwurf digitaler Schaltungen und Systeme. Oldenbourg. 2009
  4. VHDL-Books

Aktuelles

Die Prüfungsklausur zum Entwurf digitaler Schaltungen findet am 11.10.2018 um 9:00, Peter Dietz Hörsaal, Institut für Maschinenwesen (Gebäude B2, Robert-Koch-Str. 32) statt, Dauer 90 min. Erlaubte Hilfsmittel für die Prüfung sind eigene Ausarbeitungen und Taschenrechner. Zu den eigenen Ausarbeitungen zählen Mitschriften, die ausgeteilten Foliensätze mit eigenen Kommentaren, die zurückgegebenen korrigierten Hausübungen, selbst angefertigte schriftliche Prüfungsvorbereitungen und Bücher mit Lesezeichen und Notizzetteln. Handys sind während der Prüfung auszuschalten. Laptops und andere elektronische Hilfsmittel sind nicht zugelassen.

Vergangene Semester: [SS 2017] [SS 2016] [SS 2015] [SS 2014] [SS 2013]. Alte Klausuren.


Autor: gkemnitz, Letzte Änderung: 07.12.2018 08:03:28


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