Lehre.EDS (Struktur)

Grundlagen der Digitaltechnik (3V1Ü)

(G. Kemnitz, C. Giesemann)

Die Vorlesung führt in den rechnergestützten Entwurf digitaler Schaltungen ein. Behandelt werden das logische und das Zeitverhalten, Automaten und andere Verhaltensmodelle für sequentielle Schaltungen, Rechenwerke, Simulation, Synthese und Logikoptimierung. Im begleitenden Praktikum digitaler Schaltungsentwurf I werden digitale Schaltungen entworfen, simuliert, in programmierbare Logikschaltkreise programmiert und ausprobiert.
Inhalt der Lehrveranstaltung
  1. Zwei einführende Beispiele: einen Entwurf mit Standardschaltkreisen und einen VHDL-Entwurf für FPGAs.
  2. Simulation: VHDL, ereignisgesteuerte Simulation, Laufzeittoleranz, ...
  3. Synthese und Schaltungsoptimierung: synthesegerechte Beschreibung, asyncrone Eingabe, KV-Diagramm, ROBDD.
  4. Rechenwerke und Operationsabläufe: Addierer, ..., Automaten, serielle Schnittstelle, ...
  5. Vom Transistor zur Schaltung: MOS-Transistoren, Gatter, Layout, Verzögerung, ...
  6. Rechner: CORDIC, Minimalprozessor, Pipeline.
Zielgruppe: Bachelor Informatik

Credits: (ECTS): 6

Foliensätze [F], Handouts für den Ausdruck [H] und Beispielprogramme [P]

  • [F1] [H1] Einführung
    1. Standardschaltkreise: Entwurf eines Zählers, Test der Zählfunktion, Zustandsregister, Leiterplattenentwurf.
    2. VHDL + FPGA: Einfache Gatterschaltung, Zähler und Ampelsteuerung, Simulation.
  • [F2] [H2] [P2] Simulation
    1. Einführung in VHDL: Hallo Welt, Signale, Datentypen, imperative Modelle, ereignisgesteuerte Simulation.
    2. Strukturbeschreibung: Schnittstellen, Instanziierung und Verbinden von Teilschaltungen, Testrahmen.
    3. Laufzeittoleranz: Glitches, Simulation von Zeittoleranzen, Laufzeitanalyse.
    4. Speicher: Latches, Register, Verarbeitung + Abtastung, Register-Transfer-Funktionen, adressierbare Speicher.
  • [F3] [H3] Synthese und Schaltungsoptimierung
    1. Synthese: Verarbeitungsfunktionen, Register-Transfer-Funktionen, typische Beschreibungsfehler, Constraints.
    2. Asyncrone Eingabe: Abtastung, Initialisierung, Entprellen, asynchrone Schnittstellen mit und ohne Übertragung des Sendertaktes.
    3. Schaltungsoptimierung: Energieverbrauch, Schaltungsumformung, KV-Diagramm, Verfahren von Quine und McCluskey, reduziertes geordnetes binäres Entscheidungsdiagramm (ROBDD).
  • [F4] [H4] [P4] Rechenwerke und Operationsabläufe
    1. Rechenwerke: Addierer, Subtrahierer, Zähler etc. Multiplizierer, Komparatoren, Block-Shifter.
    2. Automaten: Entwurf mit KV-Diagrammen, Beschreibung in VHDL, redundante Zustände, Spezifikation und Entwurf.
    3. Operationsabläufe: serielle Schnittstelle, serieller Addierer, Dividierer.
  • [F5] [H5] Vom Transistor zur Logikschaltung
    1. Gatterentwurf: MOS-Transistoren als Schalter, FCMOS-Gatter, deaktivierbare Treiber, Transfergatter und Multiplexer, geometrischer Entwurf.
    2. Signalverzögerung: Inverter, Logikgatter, Puffer.
    3. Latches und Register.
    4. Blockspeicher: SRAM, Mehrport- und Assoziativspeicher, DRAM, Festwertspeicher.
    5. Programmierbare Logikschaltkreise.
  • [F6] [H6] [P6] Rechnerstrukturen
    1. CORDIC: Algorithmus, Simulation des Algrithmus, Umstellung auf Festkommazahlen, Entwurf als Rechenwerk, Testrahmen.
    2. MiPro (Minimalprozessor): Funktion und Befehlssatz, Assembler und Disassembler, Prozessorzustand, Simulationsmodell, Testrahmen, Testbeispiele.
    3. RISC-Prozessor: Pipeline-Verarbeitung, Simulationsmodell, Testbeispiele.
  • Vorlesungsaufzeichnungen
  • Download Simulator und Waveform-Viewer: [ghdl] [GTKWave].

Große Übungen:

  • [G1] 20.04.2023 Labor, Gruppe 1: 8:30 bis 10:00, Gruppe 2: 10:15 bis 11:45, Schaltungsentwurf mit Standardschaltkreisen.
  • [G2] 04.05.2023 Labor, Gruppe 1: 8:30 bis 10:00, Gruppe 2: 10:15 bis 11:45, Schaltungsentwurf in VHDL mit FPGA, [EDS_GU2.zip]
  • [G3] 25.05.2023, Hörsaal, Signaldarstellung, Simulation, Zeittoleranzen, Abtastprozesse, ...
  • [G4] 08.06.2023, Hörsaal, Synthese, Laufzeit, KV, Quine/McCluskey, OBDD.
  • [G5] [PG5] 22.06.2023 Labor, Gruppe 1: 8:30 bis 10:00, Gruppe 2: 10:15 bis 11:45, Test einer UART [uart.zip] [USB-LOGI-500].
  • [G6] 06.07.2023, Hörsaal, Automaten, FCMOS.
  • 20.07.2023, Hörsaal, Rechnen einer Klausur aus den vergangenen Jahren.

Hausübungen:

Die wöchentlichen Hausübungen sind als PDF mit den Dateinamen

EDS_<anr>_<name>_<matr>_<opt>.pdf

(<anr> – Aufgabenummer, <name> – ihr Name, <matr> – ihre Matrikel-Nummer, <opt> – optinales Kürzel bei mehreren Dateien) bis zu den in der Ablauftabelle angegebenen Tagen per EMail an ha-eds@in.tu-clausthal.de zu schicken, werden korrigiert und zurückgesendet. Für die Prüfungszulassung sind 50% der Hausübungspunkte insgesamt erforderlich. Für zusätzliche Hausübungspunkte gibt es bis zu 2 Bonuspunkte für die Prüfungsklausur. Bei den Hausübungen ist keine Gruppenarbeit zulässig. Bei auffälligen Übereinstimmungen werden die angeblichen Autoren einzeln zu bbb-Video-Konferenzen eingeladen und geprüft, wer die Aufgaben lösen kann. Bei Abgabe offensichtlich nicht selbst bearbeiteter Lösungen wird wie bei Plagiaten entsprechend der allgemeinen Rahmenprüfungsordnung verfahren.

  1. [HA1] , Abgabe 20.04.2023
  2. [HA2] , Abgabe 04.05.2023 (Bearbeitungszeit 2 Wochen), Programmdateien: [PHA2], Links zum Download des Simulators und des Wave-Viewers: [ghdl] [GTKWave].
  3. [HA3] , Abgabe 11.05.2023, Programmdateien: [PHA3]
  4. [HA4] , Abgabe 17.05.2023, Programmdateien: [PHA4]
  5. [HA5] , Abgabe 08.06.2023
  6. [HA6] , Abgabe 22.06.2023
  7. [HA7] , Abgabe 29.06.2023
  8. [HA8] , Abgabe 06.07.2023, Programmdateien: [PHA8]
  9. [HA9] , Abgabe 13.07.2023

Ergebnisse:

Den Leistungsnachweis für die Hausübungen gibt es ab insgesamt 50 Übungspunkte. Ab 100 HP (Hausübungspunkten) gibt es 2 BP (Bonuspunkte), sonst ab 88 HP gibt es 1.5 BP, sonst ab 76 HP gibt es 1 BP und sonst ab 64 HP gibt es 0.5 BP für die Prüfungsklausur.
Matrn Ü1 Ü2 Ü3 Ü4 Ü5 Ü6 Ü7 Ü8 Ü9 Sum LNE BP
548379 10 9 14 11 14.5 11 6 12 2.5 90 ja 1,5
542490 x x x x x nein
545943 x nein
538114 6.5 18 14 11 10 9 5 5.5 - 79 ja 1
544155 - 11.5 13 9 9 10 9 11.5 6 79 ja 1
545840 x nein
541011 x x nein
543518 10 14 6 13 9 12 6 - 2 72 ja 0.5
546906 x nein
546391 x x x x x x nein
543556 10 18 14 11 15 12 6 10 11 107 ja 2
600823 - 8 9 - 12.5 - 7 10.5 9 56 ja 0
544760 x x x x x x x x nein
518897 10 15 14 11 9 11.5 6.5 9.5 2 88.5 ja 1.5
516046 10 18 14 11 15 12 4.5 12 10 106.5 ja 2
547323 x x x x x x nein
600435 x nein
519032 5.5 15.5 8 4 10.5 7 6 7.5 3 67 ja 0.5
600711 - 15 14 8 13 ja
526366 9.25 18 1 10.5 8.5 8 3.5 - - 58.75 ja 0
538224 x nein
542160 6 18 9 7 5 5 ja
526380 10 17.5 6 1.5 11 3 0 6 55 ja 0
421083 5 17 14 12.5 10 10.5 10 12 3 94 ja 1.5
519049 10 17 6 9 11 10 9.5 11 5 88.5 ja 1.5
505718 10 15 14 11 13 11 10 x8 11 103 ja 2
600461 10 17 14 10.5 14 11 9.5 12 10.5 108.5 ja 2
544739 4 18 1 6 9 10 9 8 - 65 ja 0.5
600394 7 17 11 9 10 14 10 - 7.5 85.5 ja 1
540285 2 11.5 14 3 9 10 5.5 5 0 66 ja 0.5
600730 x x x nein
546872 7.5 14 12.5 11 15 10 7.5 10.5 9.5 97.5 ja 1.5
527178 7 16 14 11 13 11 6 8 2 88 ja 1.5
600273 x x x x nein
546803 - 16.5 10 11 15 10.5 2 12 10 87 ja 1
545871 5.5 18 1 8 11 11 7.5 12 3.5 77.5 ja 1
547990 x nein
600271 x nein
LNE - Leistungsnachweis erteilt, BP - Bonuspunkte für die Prüfungsklausur, x - HA abgegeben, * - zum Erteilungszeitpunkt war die 50%-Hürde wahrscheinlich, aber noch nicht sicher erreicht.

Literatur:

  1. G. Kemnitz: Technische Informatik Band 2: Entwurf digitaler Schaltungen. Springer. 2011.
  2. P. J. Ashenden: Designer's Guide to VHDL. Morgan Kaufmann Publishers. 2008.
  3. J. Reichert, B. Schwarz: VHDL-Synthese: Entwurf digitaler Schaltungen und Systeme. Oldenbourg. 2009
  4. VHDL-Books

Aktuelles

Vergangene Semester: [SS 2020] [SS 2019] [SS 2018] [SS 2017] [SS 2016] Alte Klausuren.


Autor: gkemnitz, Letzte Änderung: 08.04.2024 09:44:46

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