library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity is_praeambel is Port ( Input: in std_logic_vector(16 downto 1); Praeambel: in std_logic_vector(16 downto 1); Output: out std_logic ); end is_praeambel; architecture Behavioral of is_praeambel is begin Output <= Not ( (Input(16) XOR Praeambel(16)) OR (Input(15) XOR Praeambel(15)) OR (Input(14) XOR Praeambel(14)) OR (Input(13) XOR Praeambel(13)) OR (Input(12) XOR Praeambel(12)) OR (Input(11) XOR Praeambel(11)) OR (Input(10) XOR Praeambel(10)) OR (Input( 9) XOR Praeambel( 9)) OR (Input( 8) XOR Praeambel( 8)) OR (Input( 7) XOR Praeambel( 7)) OR (Input( 6) XOR Praeambel( 6)) OR (Input( 5) XOR Praeambel( 5)) OR (Input( 4) XOR Praeambel( 4)) OR (Input( 3) XOR Praeambel( 3)) OR (Input( 2) XOR Praeambel( 2)) OR (Input( 1) XOR Praeambel( 1)) ); end Behavioral;