Lehre.VHDL-Web-Projekte.SynthRW2Reg (Struktur)
Arithmetische, logische und Vergleichoperatoren etc. plus Abtastung
Ergebnis der Register-Transfer-Synthese
Der Vergleich und die Addition sind durch Rechenwerke, die beiden logischen Operationen durch logische Gatter, die Fallunterscheidung durch vier Multiplexer und das Abtasten durch ein 4-Bit-Register nachgebildet.
Testrahmen
Kommados zum Übersetzen und Ausführen der Simulation
Simulationsausgabe
Signalverläufe mit GTKWAVE und der Sav-Datei aus dem Archiv
Autor: gkemnitz, Letzte Änderung: 09.04.2024 17:10:43
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