Lehre.VHDL-Web-Projekte.AfgSynthRegExtr (Struktur)

Aufgabe 2.1


  


 
Ergebnis der Register-Transfer-Synthese

Die Synthese fasst die beiden Takte zu einem Bus zusammen und extrahiert eine Schaltung aus insgesamt
fünf 8-Bit-Registern. Die Register vom Typ fd übernehmen ihre Eingabedaten mit der steigenden und 
die Register vom Typ fd_1 mit der fallenden Flanke des jeweiligen Taktes.
  

 
Testrahmen

  

  

  



  Autor: gkemnitz, Letzte Änderung: 09.04.2024 17:10:43  
        

        


        

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