Institut für Informatik - Arbeitsbereich Elektronik und Digitaltechnik

Lehre.VHDL-Web-Projekte (Struktur)

Navigation: (überspringen)

• Aktuelles
• Lehre / Studium
• Intern
• Dokumentation
• Projekte
• Personen

Direktlinks

Institut für Informatik

Vorlesungsverzeichnis

Stud.IP

Universitätsbibliothek

Rechenzentrum

VHDL-Web-Projekte zum Lehrbuch: Technische Informatik 2: Entwurf digitaler Schaltungen.

(G. Kemnitz)

Das Buch enthält in der Regel nur die wichtigen Code-Ausschnitte der Beispielbeschreibungen. Auf dieser Web-Seite stehen die zugehörigen kompletten Programmdateien und Testrahmen, getestet mit dem Simulator ghdl. Den Simulator gibt es sowohl für Linux als auf für Windows hier frei im Web. Er ist auch auf den Rechnern im Übungsraum installiert, die während der betreuten Laborzeiten genutzt werden. Für die graphische Signaldarstellung ist zusätzlich GTKWave zu installieren. Die Beschreibungen zu den Web-Projekten stehen im Script und Hinweise zur Übersetzung und Ausführung sind in der jeweiligen Hilfe-Datei zum Projekt zu finden.

Zum Experimentieren mit den im Buch beschrieben VHDL-Entwürfen ist das nachfolgende zip-Archiv auf den Rechner herunterzuladen und mit Verzeichnissen zu entpacken. Es enthält alle im Buch beschriebenen Dateien und zusätzlich für jeden Abschnitt einen Hilfetext mit den Befehlen zur Durchführung der Simulation und zur Visualisierung der Ergebnisse. Die gleichfalls enthaltenen Sav-Dateien enthalten die Visualisierungseinstellungen für GTKWAVE (angezeigte Signale, angezeigtes Zeitfenster etc.). Die Bibliothek Tuc ist bereits übersetzt im Archiv enthalten, so dass der Abschnitt zur Bibliothek übersprungen werden kann. Es sei empfohlen, für jedes Beispiel die Beschreibung im Buch zu lesen, die vorbereiteten Simulationen auszuprobieren und danach mit den Beispielen zu experimentieren (Veränderung und Erweiterung der Testeingaben, Änderung der beschrieben Funktionen und Strukturen etc.). Viel Spass beim Experimentieren!

Zip-Archiv mit allen Dateien: [zip_EVHDL.zip]

Zu den einzelnen Kapiteln:

• Die Bibliothek Tuc
• Kapitel1: Modellbildung und Simulation
• Kapitel2: Synthese und Logikoptimierung
• Kapitel3: VHDL im Detail
• Kapitel4: Vom Transistor zur Schaltung
• Kapitel5: Komplexe Beispielentwürfe
• Kapitel6: Lösungen zu den Übungsaufgaben

Die Bibliothek Tuc

Die Bibliothek TUC stellt für die Beispiele im Buch Datentypen und Unterprogramme für die Ein- und Ausgabe, für arithmetische Operationen, die kontrollierte Beendigung der Simulation mit mehreren Prozessen und für die Bereitstellung von Pseudo-Zufallstests bereit. Sie enthält die nachfolgenden Packages.

• Hilfe zur Erzeugung und zum Test der Bibliothek
• Textausgabe (Tuc/Ausgabe.vhdl)
• Kontrollierter Simulationsabbruch (Tuc/StopSim_pack.vhdl)
• Texteingabe (Package Tuc.Eingabe)
• Arithmetische Operationen (Tuc/Numeric_Sim.vhdl und Tuc/Numeric_Synth.vhdl; beide Pakete sollte künftig besser durch das neue standardisierte Package IEEE.numerik_std ersetzt werden, weil damit Simulation und Synthese gleichermaßen klar kommen)
• Pseudo-Zufallstest (Tuc/Zufallstest.vhdl)

Kapitel 1: Modellbildung und Simulation

1.1 Modellbildung und Simulation

1.1.4 VHDL als formale Beschreibungsplattform

• Erstes ausfürbares Programm (P1.1/HalloWelt.vhdl)
• Programmierung und Nutzung eines Packages (P1.1/HalloWelt1.vhdl, P1.1/HalloWelt_pack.vhdl

1.2 Funktion, Struktur und Simulation

1.2.3 Imperative Funktionsmodelle

• Test der Anfangswerte von Variablen (P1.2/Test_Anfangswerte.vhdl)
• Logische Vernüpfung mit X (P1.2/Test_SimX.vhdl)
• Test einer einzelnen Signalzuweisung (P1.2/Test_Sig1.vhdl)
• Prozess zur Erzeugung eines Testeingabesignals (P1.2/EingabeProc.vhdl)
• Funktionsweise von Warteanweisungen (P1.2/Test_Wait.vhdl)

1.2.4 Ereignisgesteuerte Simulation

• Prozess zur Simulation einer 5-Gatter-Schaltung (P1.2/ProcSimG5.vhdl)
• 3-Gatterschaltung mit einem Prozess je Gatter (P1.2/G3_Proc.vhdl)
• 3-Gatterschaltung mit einer nebenläufigen Signalzuweisung je Gatter (P1.2/G3_NLZ.vhdl)

1.2.5 Strukturbeschreibung; 1.2.6 Testrahmen

• Strukturbeschreibung der 3-Gatter-Schaltung (P1.2/Und2.vhdl, P1.2/Oder2.vhdl, P1.2/G3E.vhdl, P1.2/Test_G3E.vhdl)

1.3 Laufzeittoleranzen

1.3.1 Glitches

• Kontrolle der Signalverläufe in Abb. 1.37 (P1.3/SimGlitch1.vhdl)
• Kontrolle der Signalverläufe in Abb. 1.38 (P1.3/SimGlitch2)

1.3.2 Das Verzögerungsmodell einer Signalzuweisung

• Test der Wirkung der Verzögerungsmodelle (P1.3/Test_VM.vhdl)

1.3.3 Simulation mit Halte- und Verzögerungszeiten

• Inverters mit Laufzeittoleranz (P1.3/Test_LT.vhdl)
• Gatterschaltung mit Laufzeittoleranzen (P1.3/G3_LT.vhdl)

1.5 Asynchrone Eingabe

1.5.2 Entprellen von Tasten

• Entprellen und Flankenerkennung für eine Tasteneingabe (P1.5/Entprellung.vhdl)

1.6 Sequentielle Schaltungen

1.6.2 Vom Zustandsgraph zur VHDL-Beschreibung

• Mealy-Automat (P1.6/BspMealy.vhdl)
• Johnson-Zähler (P1.6/Johnson4.vhdl)

1.6.4 Entwurf eines Zahlenschlosses

• Mealy-Automat (P1.6/Zahlenschloss.vhdl)

1.6.5 Operationsablaufgraph

• Dreiecksignalgenerator (P1.6/DreieckGen.vhdl)
• Quadraturencoder mit Testrahmen (P1.6/QuadEnc.vhdl, P1.6/Test_QuadEnc.vhdl)

-->

Kapitel 2: Synthese und Logikoptimierung

2.1 Register-Transfer-Synthese

Die Synthese erfolgt mit dem Entwurfssystem ISE in folgenden Schritten:

• Neues Projekt anlegen
• VHDL-Datei mit "Add Source" einbinden
• Wenn verwendet, die Bibliothek Tuc anlegen und mit "Add Source" die genutzten Packages einbinden
• Unter "Processes" "Synthesize - XST" und Entwurfsziel "View RTL Schematic" auswählen und Synthese starten

Um nicht für jedes Beispiel, ein neues Projekt anlegen und die Tuc-Bibliothek neu erzeugen zu müssen, genügt es, die VHDL-Datei im Projekt auszutauschen und die Synthese neu zu starten. Eine detailliertere Anleitung enthält die Praktikumsanleitung des ersten [VHDL-Praktikums.

2.1.2 Kombinatorische Schaltungen

• Gatterschaltung (P2.1/Extr_LS.vhdl)
• Nachbildung einer If-Elsif-Anweisung durch Multiplexer (P2.1/SynthMux2.vhdl)
• Nachbildung einer Auswahlanweisung durch Multiplexer (P2.1/SynthCase.vhdl)
• Synthesebeschreibung mit arithmetischen Operationen (P2.1/SynthRW1.vhdl)
• Synthesbeschreibung mit arithmetischen, logischen und Vergleichoperatoren sowie mit Fallunterscheidung (P2.1/SynthRW2.vhdl)
• Synthesbeschreibung einer Wertetabelle (P2.1/SynthWTab.vhdl)

2.1.3 Kombinatorische Schaltungen mit Abtastregistern

• Arithmetische, logische und Vergleichoperatoren etc. plus Abtastung (P2.1/SynthRW2Reg.vhdl)
• Vorwärts-/Rückwärtszähler (P2.1/VRZaehler1.vhdl)
• Geänderte Zählerbeschreibung, bei der die Synthese ein Register mit Freigabeeingang finden soll (P2.1/VRZaehler2.vhdl)
• Schieberegister mit Variablen (P2.1/VarSR.vhdl)
• Bedingte Variablenzuweisung in einem Abtastprozess (P2.1/BedVarZuw.vhdl)

2.1.4 Latches

• Simulationsmodell für ein Latch (Abb. 2.21, P2.1/Latch.vhdl)
• Simulation des Zeitverhaltens der Latch-Schaltung mit dem Vergleicher zur Bildung des Übernahmesignals (Abb. 2.22, P2.1/VglLatch.vhdl)
• Blockspeicher aus vier Latches (Abb. 2.23, P2.1/LatchBS.vhdl)
• Abtastprozess mit einer bedingten Variablenzuweisung, die auch mit einem Latch nachgebildet werden kann (Abb. 2.24, P2.1/BedVarZuwLatch.vhdl)

2.1.6 Entwurfsfehler und Fehlervermeidung

• Unbeabsichtigtes Latch durch eine fehlende Zuweisung in einer Auswahlanweisung (P2.1/MuxCaseLatch.vhdl)

2.1.7 Zusammenfassung und Übungsaufgaben

• Aufgabe 2.1: P2.1/AfgSynthRegExtr.vhdl)
• Aufgabe 2.2: P2.1/AfgSynthALU.vhdl)
• Aufgabe 2.3: P2.1/AfgSynthVRZ.vhdl)
• Aufgabe 2.4: [AfgSerParit.vhdl]
• Aufgabe 2.5: [AfgSynthAutomat.vhdl]
• Aufgabe 2.6: [AfgSynthALU2.vhdl]

2.2 Schaltungsvereinfachung auf Basis der Schaltalgebra

• Hilfe zum Übersetzen und Ausführen: [Hilfe_2.2.txt]

2.2.4 KV-Diagramm

• 7-Segment-Decoder (Abb. 2.44): [Seg7Dec.vhdl] [TestSeg7.vhdl] [TestSeg7.ghw] [TestSeg7.sav]
• Automatenentwurf mit KV-Diagrammen: [Test_VRZ.vhdl] [Test_VRZ.ghw] [Test_VRZ.sav]

2.2.6 Zusammenfassung und Übungsaufgaben

• Aufgabe 2.10 (7-Segment-Decoder): [Seg7Dec.vhdl] [TestSeg7.vhdl] [TestSeg7.ghw] [TestSeg7.sav]
• Aufgabe 2.11 (Automatenentwurf): [LsgAutomat.vhdl]
• Aufgabe 2.12 (Quine-McCluskey): [LsgQuine.vhdl]

2.5 Addierer

• Hilfe zum Übersetzen und Ausführen: [Hilfe_2.5.txt]

2.5.1 Ripple-Addierer

• Iterative Beschreibung eines Ripple-Addierers (Abb. 2.81): [RippleAdd.vhdl]

2.5.2 Serieller Addierer

• Serieller Addierer: [SerAdd.vhdl] [Test_SerAdd.vhdl] [SerAdd.ghw] [SerAdd.sav]

2.5.4 Hierarchischer Addierer

• Test des hierarchischen Addierers in Abb. 2.87: [HiAdd_pack.vhdl] [HiAdd.vhdl]

2.6 Weitere Rechenwerke

• Hilfe zum Übersetzen und Ausführen: [Hilfe_2.6.txt]

2.6.5 Dividierer

• Dialogtest für der Divisionsalgorithmus: [DivAlg.vhdl]
• Dialogtest für den Zeitablauf der seriellen Division: [SerDivAlg.vhdl] [SerDivAlg.ghw] [SerDivAlg.sav]
• Aufgabe 2.21: [SerDiv.vhdl] [Test_SerDiv.vhdl] [SerDiv.ghw] [SerDiv.sav]

2.6.9 Zusammenfassung und Übungsaufgaben

• Aufgabe 2.20 und 2.22 (Multiplizierer für vorzeichenbehaftete Zahlen): [HA0.vhdl] [HA1.vhdl] [HA2.vhdl] [VA0.vhdl] [VA1.vhdl] [VA2.vhdl] [SignedMult.vhdl] [Test_SignedMult.vhdl]

Kapitel 3: VHDL im Detail

3.1 Imperative Beschreibungsmittel

• Testrahmen für einen dialogorientierten Test einer 4-Bit-Addition (P3.1/DialogAdd.vhdl)

3.1.2 Fallunterscheidungen

• Test eine Fallunterscheidung zur Betragsbildung (P3.1/Betrag.vhdl)
• Test eine Auswahlanweisung zur Nachbildung einer Wertetabelle (P3.1/WTab.vhdl)

3.1.3 Schleifen

• Test einer While-Schleife (P3.1/TestWhile.vhdl)
• For-Schleife über den Indexbereich eines Bitvektors (P3.1/TestFor.vhdl)

3.1.4 Funktionen

• Dialogorientierter Test einer kombinatorischen Beispielfunktion (P3.1/Test_fWtab.vhdl)
• Erschöpfender Test derselben kombinatorischen Beispielfunktion (P3.1/Test_countx.vhdl)

3.1.5 Unreine Funktionen und globale Variablen

• Test der "unreinen" Funktion rand zur Bereitstellung von Zufallszahlen (P3.1/TestRand.vhdl)

3.1.7 Prozeduren

• Test einer Prozeduren mit Ein- und Ausgabesignalen (P3.1/TestW5T.vhdl)

3.1.8 Nebenläufige Prozeduraufrufe

• Beschreibung des Testobjekts, der Testeingabebereitstellung und der der Protokollierung der Testergebnisse durch nebenläufige Prozeduren (P3.1/TestNLProz.vhdl)

3.1.9 Zusammenfassung und Übungsaufgaben

• Lösung zu Aufgabe 3.1
• Lösung zu Aufgabe 3.2
• Lösung zu Aufgabe 3.3
• Lösung zu Aufgabe 3.4

3.2 Anwendungsspezifische Datentypen

3.2.1 Zahlentypen

Testrahmen zu Beispiel 3.2 (Typenverträglichkeit)

3.2.4 Attribute von elementaren Datentypen

• Testrahmen zu Beispiel 3.4 (skalare Attribute)

3.2.5 Felder

• Testrahmen zu Beispiel 3.5 (Feldattribute)

3.2.6 Zuordnungslisten für Feldelemente

• Zuweisungen mit Zuordnungslisten

3.2.9 Zusammenfassung und Übungsaufgaben

• Aufgabe 3.5
• Aufgabe 3.6
• Aufgabe 3.9

3.3 Ein- und Ausgabe

3.3.4 Zusammenfassung und Übungsaufgaben

• Aufgabe 3.10
• Aufgabe 3.11
• Aufgabe 3.12
• Aufgabe 3.13

3.4 Beschreibungsschablonen für digitale Schaltungen

3.4.1 Auslagerung kombinatorischer Funktionen in Packages

• Prioritätsencoder

3.4.3 Blockspeicher

• objektorientiertes RAM-Modell
• Kernfunktion eines Schreib-Lese-Speichers als Prozedur
• Initialisierungsfunktion für nur lesbare Blockspeicher

3.4.4 Ein objektorientiertes FIFO-Modell

• objektorientiertes FIFO-Modell

3.4.5 Schrittweise Modellentwicklung -- Beispiel UART

• ablauforientierten Beschreibung mit Wartezeiten
• ablauforientierten taktsynchronen Beschreibung
• Vergleichender Test der ablauforientierten taktsynchronen und der Automatenbeschreibung des Senders

3.4.6 Entwicklung eines CORDIC-Rechenwerks

• Verhaltensmodell zur Kontrolle des Algorithmus
• mit Festkommaformat für der Wertedarstellung
• mit Festkommazahlen und seqentieller Multiplikation

3.4.7 Zusammenfassung und Übungsaufgaben

• Aufgabe 3.14

3.5 Funktionsbausteine für den Testrahmen

3.5.1 Pseudo-Zufallstest und Mehrversionsvergleich

• Pseudo-Zufallstest und Mehrversionsvergleich für einen 7-Segment-Decoder

3.5.2 Vorab berechnete Eingaben und Soll-Werte

• Test des 7-Segment-Decoders mit Eingangen und Soll-Ausgaben aus einer Datei

3.5.3 Spezifikationstest

• Spezifikationstest für die Steuerung einer Fussgängerampel

3.5.4 Zusammenfassung und Übungsaufgaben

• Aufgabe 3.18 (Sinusgenerator)

Kapitel 4: Vom Transistor zur Schaltung

4.1 Entwurf und Modellierung von CMOS-Gattern

• Hilfe zum Übersetzen und Ausführen: [Hilfe_4.1.txt]

4.1.3 Signale mit mehreren Quellen und der Typ std_logic

• Modellierung des Ausgangs eines NOR-Gatters als Signal mit zwei Quellen: [NOR2nq.vhdl] [Test_NOR2nq.vhdl] [Test_NOR2nq.ghw] [Test_NOR2nq.sav]

4.1.9 Zusammenfassung und Übungsaufgaben

• Aufgabe 4.1 (Auflösungsfunktion): [tZ01_pack.vhdl] [Test_tZ01.vhdl] [Test_tZ01.ghw] [Test_tZ01.sav]

4.2 Zeitverhalten

• Hilfe zum Übersetzen und Ausführen: [Hilfe_4.2.txt]

4.2.1 Zeitdiskrete Simulation

• Zeitdiskrete Simulation eines Ringinverters: [PhySim_pack.vhdl] [Inverter.vhdl] [Ringinverter.vhdl] [Ringinverter.ghw] [Ringinverter.sav]

4.2.5 Simulation mit geschalteten Transistorbreiten

• Gattersimulation mit geschalteten Transistorbreiten: [bRel_pack.vhdl] [KG10T.vhdl] [Test_KG10T.vhdl] [KG10T.ghw] [KG10T.sav]

4.3 Speicherzellen, Latches und Register

• Hilfe zum Übersetzen und Ausführen: [Hilfe_4.3.txt]

4.3.6 Taktversorgung

• Taktteiler: [Taktteiler.vhdl] [Taktteiler.ghw] [Taktteiler.sav]

4.4 Schreib-Lese-Speicher

• Hilfe zum Übersetzen und Ausführen: [Hilfe_4.4.txt]

4.4.1 SRAM

• Simulationsmodell für einen asynchronen SRAM-Schaltkreis: [RAM_pack.vhdl] [IS61.vhdl] [Test_IS61.vhdl] [Test_IS61.ghw] [Test_IS61.sav]

4.4.3 Assoziativspeicher

• Assoziativspeicher: [AsRAM_pack.vhdl] [Test_AsRAM.vhdl] [Test_AsRAM.ghw] [Test_AsRAM.sav]

Kapitel 5: Komplexe Beispielentwürfe

5.2 FIR-Filter mit Blockspeichern

• Erstes Simulationsmodell (FIR1_pack.vhdl, Test_FIR1.vhd, Eingabe.txt)
• Ersatz der Zahlentypen durch Bitvektoren und Ein- und Ausgabe über Signale (FIR2_pack.vhdl, Test_FIR2.vhd, Eingabe.txt)

5.3 Points-of-Interest-Berechnung

• vereinbarten Datentypen und Unterprogramme (POI_pack.vhdl)

5.4 Entwurf eines RISC-Prozessors

• Test des Rechenwerks (P5.4/RISC_pack.vhdl, P5.4/RISC_Str_pack.vhdl, P5.4/Test_ALU.vhdl)
• Test der Funktion zur Prüfung Sprungbedingungen (P5.4/RISC_pack.vhdl, P5.4/RISC_Str_pack.vhdl, P5.4/Test_Sprungbedingung.vhdl)
• Test des gesamten Funtionsmodells (P5.4/RISC_pack.vhdl, P5.4/RISC_Str_pack.vhdl, P5.4/Test_RISC.vhdl

Kapitel 6: Lösungen zu den Übungsaufgaben

1.3.5 Zusammenfassung und Übungsaufgaben

• Aufgabe 1.10: [LsgAfgHazard.vhdl] [LsgAfgHazard.ghw] [LsgAfgHazard.sav]
• Aufgabe 1.11: [AfgVerzMod.vhdl] [AfgVerzMod.ghw] [AfgVerzMod.sav]
• Aufgabe 1.12: [AfgGlitch2.vhdl] [AfgGlitch2.ghw] [AfgGlitch2.sav]

1.4 Register

1.4.6 Zusammenfassung und Übungsaufgaben

• Aufgabe 1.14: [AfgKombReg.vhdl] [AfgKombReg.ghw] [AfgKombReg.sav]

1.5.5 Zusammenfassung und Übungsaufgaben

• Aufgabe 1.17: [Lsg2Tasten.vhdl] [Lsg2Tasten.ghw] [Lsg2Tasten.sav]

1.6.7 Zusammenfassung und Übungsaufgaben

• Aufgabe 1.22: [Test_Taktteiler.vhdl] [Test_Taktteiler.ghw] [Test_Taktteiler.sav]
• Aufgabe 1.23: [Morse.vhdl] [Test_Morse.vhdl] [Test_Morse.ghw] [Test_Morse.sav]

 TU Clausthal 2020  Impressum