Lehre.EDS_2017 (Struktur)


Entwurf digitaler Schaltungen (3V1Ü)

(G. Kemnitz, C. Giesemann)

Die Vorlesung führt in den rechnergestützten Entwurf digitaler Schaltungen ein. Behandelt werden das logische und das Zeitverhalten, Automaten und andere Verhaltensmodelle für sequentielle Schaltungen, Rechenwerke, Simulation, Synthese und Logikoptimierung. Im begleitenden Praktikum digitaler Schaltungsentwurf I werden digitale Schaltungen entworfen, simuliert, in programmierbare Logikschaltkreise programmiert und ausprobiert.
Inhalt der Lehrveranstaltung
  1. Zwei einführende Beispiele: einen Entwurf mit Standardschaltkreisen und einen VHDL-Entwurf für FPGAs.
  2. Simulation: VHDL, ereignisgesteuerte Simulation, Laufzeittoleranz, ...
  3. Synthese und Schaltungsoptimierung: synthesegerechte Beschreibung, asyncrone Eingabe, KV-Diagramm, ROBDD.
  4. Rechenwerke und Operationsabläufe: Addierer, ..., Automaten, serielle Schnittstelle, ...
  5. Vom Transistor zur Schaltung: MOS-Transistoren, Gatter, Layout, Verzögerung, ...
  6. Rechner: CORDIC, Minimalprozessor, Pipeline.
Zielgruppe: Bachelor Informatik

Credits: (ECTS): 6

Foliensätze [F], Handouts für den Ausdruck [H] und Beispielprogramme [P]

  • [F1] [H1] Einführung
    1. Standardschaltkreise: Entwurf eines Zählers, Test der Zählfunktion, Zustandsregister, Leiterplattenentwurf.
    2. VHDL + FPGA: Einfache Gatterschaltung, Zähler und Ampelsteuerung, Simulation.
  • [F2] [H2] [P2] Simulation
    1. Einführung in VHDL: Hallo Welt, Signale, Datentypen, imperative Modelle, ereignisgesteuerte Simulation.
    2. Strukturbeschreibung: Schnittstellen, Instanziierung und Verbinden von Teilschaltungen, Testrahmen.
    3. Laufzeittoleranz: Glitches, Simulation von Zeittoleranzen, Laufzeitanalyse.
    4. Speicher: Latches, Register, Verarbeitung + Abtastung, Register-Transfer-Funktionen, adressierbare Speicher.
  • [F3] [H3] Synthese und Schaltungsoptimierung
    1. Synthese: Verarbeitungsfunktionen, Register-Transfer-Funktionen, typische Beschreibungsfehler, Constraints.
    2. Asyncrone Eingabe: Abtastung, Initialisierung, Entprellen, asynchrone Schnittstellen mit und ohne Übertragung des Sendertaktes.
    3. Schaltungsoptimierung: Energieverbrauch, Schaltungsumformung, KV-Diagramm, Verfahren von Quine und McCluskey, reduziertes geordnetes binäres Entscheidungsdiagramm (ROBDD).
  • [F4] [H4] [P4] Rechenwerke und Operationsabläufe
    1. Rechenwerke: Addierer, Subtrahierer, Zähler etc. Multiplizierer, Komparatoren, Block-Shifter.
    2. Automaten: Entwurf mit KV-Diagrammen, Beschreibung in VHDL, redundante Zustände, Spezifikation und Entwurf.
    3. Operationsabläufe: serielle Schnittstelle, serieller Addierer, Dividierer.
  • [F5] [H5] Vom Transistor zur Logikschaltung
    1. Gatterentwurf: MOS-Transistoren als Schalter, FCMOS-Gatter, deaktivierbare Treiber, Transfergatter und Multiplexer, geometrischer Entwurf.
    2. Signalverzögerung: Inverter, Logikgatter, Puffer.
    3. Latches und Register.
    4. Blockspeicher: SRAM, Mehrport- und Assoziativspeicher, DRAM, Festwertspeicher.
    5. Programmierbare Logikschaltkreise.
  • [F6] [H6] [P6] Rechnerstrukturen
    1. CORDIC: Algorithmus, Simulation des Algrithmus, Umstellung auf Festkommazahlen, Entwurf als Rechenwerk, Testrahmen.
    2. MiPro (Minimalprozessor): Funktion und Befehlssatz, Assembler und Disassembler, Prozessorzustand, Simulationsmodell, Testrahmen, Testbeispiele.
    3. RISC-Prozessor: Pipeline-Verarbeitung, Simulationsmodell, Testbeispiele.

Große Übungen:

  • [G1] 13.04.2017 Labor, Gruppe 1: 8:15 bis 9:45, Gruppe 2: 10:15 bis 11:45, Schaltungsentwurf mit Standardschaltkreisen.
  • [G2] 20.04.2017 Labor, Gruppe 1: 8:15 bis 9:45, Gruppe 2: 10:15 bis 11:45, Schaltungsentwurf in VHDL mit FPGA, [EDS_GU2.zip]
  • [G3] 18.05.2017, Hörsaal, Signaldarstellung, Simulation, Zeittoleranzen, Abtastprozesse, ...
  • [G4] 01.06.2017, Hörsaal, Synthese, Laufzeit, KV, Quine/McCluskey, OBDD.
  • [G5] [PG5] 22.06.2017 Labor, Gruppe 1: 8:15 bis 9:45, Gruppe 2: 10:15 bis 11:45, Test einer UART [uart.zip] [USB-LOGI-500].
  • [G6] 06.07.2017, Hörsaal, Automaten, FCMOS.
  • 20.07.2017, Hörsaal, Rechnen der Klausur vom Vorjahr.

Hausübungen:

  1. [HA1] , Abgabe 20.04.2017
  2. [HA2] , Abgabe 04.05.2017 (Bearbeitungszeit 2 Wochen), Programmdateien: [PHA2], Links zum Download des Simulators und des Wave-Viewers: [ghdl] [GTKWave].
  3. [HA3] , Abgabe 11.05.2017, Programmdateien: [PHA3]
  4. [HA4] , Abgabe 18.05.2017, Programmdateien: [PHA4]
  5. [HA5] , Abgabe 24.05.2017
  6. [HA6] , Abgabe 01.06.2017
  7. [HA7] , Abgabe 15.06.2017
  8. [HA8] , Abgabe 22.06.2017, Programmdateien: [PHA8]
  9. [HA9] , Abgabe 29.06.2017
  10. HA10, Abgabe 06.07.2017
  11. HA11, Abgabe 13.07.2017
Für die Prüfungszulassung sind mindestens insgesamt 50 Punkte für die Hausübungen erforderlich. Für eine größere Anzahl von Hausübungspunkten gibt es Bonuspunkte für die Klausur.

Ergebnisse:

Matrn HA1 HA2 HA3 HA4 HA5 HA6 HA7 HA8 HA9 Summe BP
10 14 14 12 15 12 10 12 12 111
489241 13 3.5 9.5 7 11 7.5 4 5.5 61 0
489193 14 4 9.5 7 11 7.5 3.5 5.5 62 0
488635 9 7 11.5 8 7.5 43 nb
483795 9.5 4 13.5 nb
482244 2.5 2.5 nb
481975 9.5 8 11.5 8 10.5 7.5 5.5 60.5 0
481700 10 14 14 11 11 12 8.5 9.5 10.5 100.5 2
481528 9.5 13 14 9 11 12 9 6.5 8.5 92.5 1.5
480369 10 13 13 10 12.5 10 5.5 5 4 83 1
480008 6.5 11 11 9.5 8.5 8 10.5 6 71 0.5
479646 9.5 13 13 12 10 12 8.5 9.5 11 98.5 2
479536 9 10 9 10 12.5 10 6 7.5 10 84 1
479419 9.5 12.5 9 3 4.5 6 44.5 nb
479299 10 13 13 10 12.5 10 5 5.5 4 83 1
479237 10 13 14 11 12 10 10 10.5 90.5 1.5
478841 10 12.5 9 10 12.5 10 5 5.5 4 78.5 1
478669 9.5 13 14 9.5 11.5 12 6 8.5 11 95 1.5
478308 8 9 5.5 22.5 nb
478133 8.5 13 14 12 12 6 9 11 85.5 1
477967 9.5 13 13 12 13.5 12 7.5 9.5 11.5 101.5 2
477754 6 11 14 7.5 9 9.5 9 10 6.5 82.5 1
477424 9.5 14 14 10.5 12.5 10 7.5 10 88 1.5
475020 8 8 9 9.5 8 12 10 4.5 4 73 0.5
474490 9.5 14 14 10 10.5 9.5 7.5 3 10.5 88.5 1.5
473640 6 6 nb
471772 10 13 14 10.5 12 12 10 10.5 5.5 97.5 1.5
470544 6.5 7 14 7 7.5 4 5.5 3 1 55.5 0
470458 9.5 13 14 9.5 11 12 10 10 5.5 94.5 1.5
469120 9 8 10 9 7 8 5.5 1.5 58 0
468916 10 11.5 13 12 11.5 12 9 9.5 10 98.5 2
468789 6.5 6 5 11 8.5 6.5 6 3 6 58.5 0
465951 10 9 13 11.5 7.5 12 8.5 6.5 6 84 1
464716 10 10.5 13 11.5 10 12 9.5 6 7 89.5 1.5
464644 10 12.5 13 12 13.5 12 9 10 10 102 2
463643 10 10.5 13 12 10 12 10 10 10.5 98 1.5
463454 6.5 9.5 3.5 4 7.5 8.5 11.5 51 0
428585 5 4 5 3.5 8 10 5 5.5 8 54 0
421351 9.5 10.5 10 10 9 7.5 56.5 0
396194 6.5 13 10 9.5 12.5 11.5 5 8.5 12 88.5 1.5
378934 9.5 11 9.5 10.5 10.5 10 6.5 67.5 0.5
315032 7 7 nb
(BP - Bonuspunkte für die Prüfungsklausur, nb - Leistungsnachweis nicht erteilt).

Literatur:

  1. G. Kemnitz: Technische Informatik Band 2: Entwurf digitaler Schaltungen. Springer. 2011.
  2. P. J. Ashenden: Designer's Guide to VHDL. Morgan Kaufmann Publishers. 2008.
  3. J. Reichert, B. Schwarz: VHDL-Synthese: Entwurf digitaler Schaltungen und Systeme. Oldenbourg. 2009
  4. VHDL-Books

Aktuelles

Die Prüfung findet schriftlich am 12.10.2017 um 9:00 im HB statt, Dauer 90 min. Der Raum wird noch bekannt gegeben. Erlaubte Hilfsmittel für die Prüfung sind eigene Ausarbeitungen und Taschenrechner. Zu den eigenen Ausarbeitungen zählen Mitschriften, die ausgeteilten Foliensätze mit eigenen Kommentaren, die zurückgegebenen korrigierten Hausübungen, selbst angefertigte schriftliche Prüfungsvorbereitungen und Bücher mit Lesezeichen und Notizzetteln. Handys sind während der Prüfung auszuschalten. Laptops und andere elektronische Hilfsmittel sind nicht zugelassen.

Vergangene Semester: [SS 2016] [SS 2015] [SS 2014] [SS 2013]. Alte Klausuren.


Autor: gkemnitz, Letzte Änderung: 11.10.2017 11:56:42


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