Lehre.Digitaltechnik_2016 (Struktur)


Entwurf digitaler Schaltungen (3V1Ü)

(G. Kemnitz, C. Giesemann)

Die Vorlesung führt in den rechnergestützten Entwurf digitaler Schaltungen ein. Behandelt werden das logische und das Zeitverhalten, Automaten und andere Verhaltensmodelle für sequentielle Schaltungen, Rechenwerke, Simulation, Synthese und Logikoptimierung. Im begleitenden Praktikum digitaler Schaltungsentwurf I werden digitale Schaltungen entworfen, simuliert, in programmierbare Logikschaltkreise programmiert und ausprobiert.
Inhalt der Lehrveranstaltung
  1. Zwei einführende Beispiele: einen Entwurf mit Standardschaltkreisen und einen VHDL-Entwurf für FPGAs.
  2. Simulation: VHDL, ereignisgesteuerte Simulation, Laufzeittoleranz, ...
  3. Synthese und Schaltungsoptimierung: synthesegerechte Beschreibung, asyncrone Eingabe, KV-Diagramm, ROBDD.
  4. Rechenwerke und Operationsabläufe:Addierer, ..., Automaten, serielle Schnittstelle, ...
  5. Vom Transistor zur Schaltung: MOS-Transistoren, Gatter, Layout, Verzögerung, ...
  6. Rechner: Beispielprozessor, CORIDC.
Zielgruppe: Bachelor Informatik, Bachelor Technische Informatik

Credits: (ECTS): 6

Foliensätze:

  • [F1: Einführung]
    1. Standardschaltkreise: Entwurf eines Zählers, Test der Zählfunktion, Zustandsregister, Zustandsregister, Leiterplattenentwurf.
    2. VHDL + FPGA: Einfache Gatterschaltung, Zähler und Ampelsteuerung, Simulation.
  • [F2: Simulation] [Beispielprogramme]
    1. Einführung in VHDL: Hallo Welt, Signale, Datentypen, imperative Modelle, ereignisgesteuerte Simulation.
    2. Strukturbeschreibung: Schnittstellen, Instanziierung und Verbinden von Teilschaltungen, Testrahmen.
    3. Laufzeittoleranz: Glitches, Simulation von Zeittoleranzen, Laufzeitanalyse.
    4. Speicher: Latches, Register, Verarbeitung + Abtastung, Register-Transfer-Funktionen, adressierbare Speicher.
  • [F3: Synthese und Schaltungsoptimierung]
    1. Synthese: Verarbeitungsfunktionen, Register-Transfer-Funktionen, typische Beschreibungsfehler, Constraints.
    2. Asyncrone Eingabe: Abtastung, Initialisierung, Entprellen, asynchrone Schnittstellen mit und ohne Übertragung des Sendertaktes.
    3. Schaltungsoptimierung: Energieverbrauch, Schaltungsumformung, KV-Diagramm, Verfahren von Quine und McCluskey, reduziertes geordnetes binäres Entscheidungsdiagramm (ROBDD).
  • [F4: Rechenwerke und Operationsabläufe] [Beispielprogramme]
    1. Rechenwerke: Addierer, Subtrahierer, Zähler etc. Multiplizierer, Komparatoren, Block-Shifter.
    2. Automaten: Entwurf mit KV-Diagrammen, Beschreibung in VHDL, redundante Zustände, Spezifikation und Entwurf.
    3. Operationsabläufe: serielle Schnittstelle, serieller Addierer, Dividierer.
  • [F5: Vom Transistor zur Logikschaltung]
    1. Gatterentwurf: MOS-Transistoren als Schalter, FCMOS-Gatter, deaktivierbare Treiber, Transfergatter und Multiplexer, geometrischer Entwurf.
    2. Signalverzögerung: Inverter, Logikgatter, Puffer.
    3. Latches und Register.
    4. Blockspeicher: SRAM, Mehrport- und Assoziativspeicher, DRAM, Festwertspeicher.
    5. Programmierbare Logikschaltkreise.
  • F6: [F6: Rechner] [Beispielprogramme]
    1. CORDIC-Rechenwerk.
    2. Entwurf eines Prozessors.

Große Übung:

  • [G1] Labor, 14.04.2016, Gruppe 1: 8:15 bis 9:45, Gruppe 2: 10:15 bis 11:45.
  • [G2] Labor, 21.04.2016, Gruppe 1: 8:15 bis 9:45, Gruppe 2: 10:15 bis 11:45, [Dateien zu Übung 2]
  • [G3] Hörsaal (SA), 12.05.2016, 10:15 bis 11:45
  • [G4] Hörsaal (SA), 02.06.2016, 10:15 bis 11:45
  • [G5] Labor, 23.06.2016, Gruppe 1: 8:15 bis 9:45, Gruppe 2: 10:15 bis 11:45 [uart.zip] [Doku USB-LOGI]
  • [G6] Hörsaal (SB), 30.06.2016, 10:15 bis 11:45
  • [G7] Hörsaal (SA), 14.07.2016, 10:15 bis 11:45 (Rechnen der [Klausur SS2015] vom Vorjahr)

Hausübungen:

  • [HA1] Bearbeitungszeit 1 Woche, Abgabe: 21.04.2016
  • [HA2] , Bearbeitungszeit 2 Wochen, Abgabe: 04.05.2016, Beispielprogramme zur Übung, Links zum Download des Simulators und des Wave-Viewers: [ghdl] [GTKWave].
  • [HA3] Bearbeitungszeit 1 Woche, Abgabe: 12.05.2016, Beispielprogramme zur Übung.
  • [HA4] Bearbeitungszeit 1 Woche, Abgabe: 26.05.2016, Beispielprogramm zur Übung.
  • [HA5] Bearbeitungszeit 1 Woche, Abgabe: 02.06.2016
  • [HA6] Bearbeitungszeit 1 Woche, Abgabe: 09.06.2016
  • [HA7] Bearbeitungszeit 1 Woche, Abgabe: 16.06.2016
  • [HA8] Bearbeitungszeit 1 Woche, Abgabe: 23.06.2016, [uart.vhd]
  • [HA9] Bearbeitungszeit 1 Woche, Abgabe: 30.06.2016 (letzte Hausübung)
Die Abgabe von Gruppenarbeiten ist unzulässig. Den Leistungsnachweis für die Hausübungen gibt es ab insgesamt 55 Übungspunkte. Ab 99 HP (Hausübungspunkten) gibt es 2 BP (Bonuspunkte), sonst ab 88 HP gibt es 1.5 BP, sonst ab 77 HP gibt es 1 BP und sonst ab 66 HP gibt es 0.5 BP für die Prüfungsklausur.

Ergebnisse:

Matrn 1 2 3 4 5 6 7 8 9 Summe LNE BP
Anzahl (10) (14) (14) (12) (15) (12) (10) (12) (12) (111)
398251 10 13 14 10.5 13.5 12 9.5 11.5 9.5 103.5 ja 2
418296 9 8 10.5 12 5 8 1.5 2 65 ja 0
421430 9.5 8 8.5 11.5 6 8 1.5 2 55 ja 0
422376 10 14 13 12 11 11.5 10 10 10 101.5 ja 2
426136 9.5 13 13 12 13 11 8 12 11 102.5 ja 2
428585 3 3 nein
429043 9.5 10.5 10.5 12 9 7 10 68.5 ja 0.5
430326 6.5 7 13.5 nein
432438 6 5 11 nein
432713 10 5.5 9 5 7 7 0 3 0 46.5 nein
443333 8 12.5 8 8.5 12 7 2 11.5 8 77.5 ja 1
443807 7.5 11 9 10 11 7.5 8 8.5 3 75.5 ja 0.5
444121 6.5 11 9 7 9.5 11 5 8 4.5 71.5 ja 0.5
446257 8 14 13 11.5 12.5 10.5 6.5 6.5 9 91.5 ja 1.5
447344 12 12 nein
449212 3 3 nein
462477 3 3 nein
464266 10 14 13 12 10.5 11 8.5 11.5 11 101.5 ja 2
464297 10 12 13 9 13 11 7.5 8.5 9.5 93.5 ja 1.5
464383 10 12 13 12 13 11.5 8 12 11 102.5 ja 2
464448 4.5 14 12.5 8 13 7.5 6 10.5 7 83 ja 1
464510 10 12.5 11.5 10.5 13.5 11 10 11.5 8 98.5 ja 1.5
464699 1 13.5 13 7 9 11.5 6.5 6 5 72.5 ja 0.5
464709 9 13 14 12 12 11 9 11.5 9 100.5 ja 2
465126 9.5 13 13 9 6.5 11 4.5 6 6.5 79 ja 1
465920 10 14 14 12 13.5 11.5 7 11.5 6.5 100 ja 2
466354 10 14 14 12 12 12 9 11.5 10 104.5 ja 2
466646 9 13 13 11.5 11 11.5 6 8.5 7 90.5 ja 1.5
466976 9.5 13 12 12 12 12 6.5 7 7 91 ja 1.5
466990 10 13 11.5 12 13.5 11.5 7 11.5 8 98 ja 1.5
467032 8.5 7.5 14 5.5 6 6.5 8 9 0 65 ja 0
467276 3 13 14 10 12 11 6.5 7 6.5 83 ja 1
467843 10 13 9 9 9 7 7 2 6.5 72.5 ja 0.5
468363 10 10 8 8 9.5 7.5 5 8.5 8 74.5 ja 0.5
468789 6.5 6 8 7 3 5 35.5 nein
468899 10 13 14 9 11.5 12 6.5 8.5 7 91.5 ja 1.5
470544 6.5 6 8 3 5 28.5 nein
473640 6 2.5 1 3 12.5 nein
(LNE -- Leistungsnachweis erteilt).

Literatur:

  1. G. Kemnitz: Technische Informatik Band 2: Entwurf digitaler Schaltungen. Springer. 2011.
  2. P. J. Ashenden: Designer's Guide to VHDL. Morgan Kaufmann Publishers. 2008.
  3. J. Reichert, B. Schwarz: VHDL-Synthese: Entwurf digitaler Schaltungen und Systeme. Oldenbourg. 2009
  4. VHDL-Books

Aktuelles

Die Prüfung findet am 05.10.2016 ab 9:00 im HB (IfM) als 90 minütige Klausur statt. Erlaubte Hilfsmittel für die Prüfung sind eigene Ausarbeitungen und Taschenrechner. Zu den eigenen Ausarbeitungen zählen Mitschriften, die ausgeteilten Foliensätze mit eigenen Kommentaren, die zurückgegebenen korrigierten Hausübungen, selbst angefertigte schriftliche Prüfungsvorbereitungen und Bücher mit Lesezeichen und Notizzetteln. Handys sind während der Prüfung auszuschalten. Laptops und andere elektronische Hilfsmittel sind nicht zugelassen.

Vergangene Semester: [SS 2015] [SS 2014] [SS 2013] Hier sind auch die Klausuren der vergangenen Jahre zu finden.


Autor: gkemnitz, Letzte Änderung: 11.01.2017 14:13:10


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